makefile

makefile 介绍一个企业级项目，通常会有很多源文件，有时也会按功能、类型、模块分门别类的放在不同的目录中，有时候也会在一个目录里存放了多个程序的源代码。这时，如何对这些代码的编译就成了个问题。Makefle就是为这个问题而生的，它定义了一套规则，决定了哪些文件要先编译，哪些文件后编译，哪些文件要重新编译。整个工程通常只要一个make命令就可以完成编译、链接，甚至更复杂的功能。可以说，任何一个

script Makefile
IC makefile

静态时序分析STA

目录 概念 为什么要进行时序分析？ 分类 STA优缺点 STA作用 STA的过程 时序分析基本概念 概念 为什么要进行时序分析？ 设计都会有性能指标，为了保证在物理制造后的电路功能正确并且满足设计指标，需要保证电路的时序满足设计要求，这就需要在电路设计好后对电路进行时序分析，满足时序才能进行接下来的设计和制造。 分类 动态时序仿真 动态时序仿真是针对给定的输入信号波形，模拟电

IC STA
IC

同步FIFO

fifo介绍先入先出的数据缓存器，没有外部读写地址线，可同时读写。 fifo种类 FIFO有同步fifo和异步fifo之分。同步fifo只有一个时钟，读写时钟一样；异步fifo读写时钟不同，可能不同频率，或者同频不同相。 fifo用途 缓存数据 如果输入端burst一个数据，接收端不能立马全部接受，需要fifo存住这些数据。2. 跨时钟域数据传输 同步数据。 同步fifo 同步F

IC Asynchronous
IC Asynchronous

异步FIFO

异步fifo 异步FIFO就是读写地址不同，要么不同频率，要么同频不同相。读地址和空标志由读时钟产生，写地址和满标志由写时钟产生 问题 异步fifo读写时钟不一致，当要产生fifo的空满标志位时，需要比较读写地址。比如产生空标志位需要在读时钟下采样写地址，并跟读地址进行比较。由于地址一般是多位，在读时钟下各位跳变不一样，产生毛刺，要过一段时间才能稳定，如果在不稳定阶段采样到了数据会发生错误

IC Asynchronous
IC Asynchronous

生成仿真波形vcd vpd fsdb

1. verilog系统函数生成vcdVCD （Value Change Dump）是一个通用的格式。 VCD文件是IEEE1364标准(Verilog HDL语言标准)中定义的一种ASCII文件。它主要包含了头信息，变量的预定义和变量值的变化信息。正是因为它包含了信号的变化信息，就相当于记录了整个仿真的信息，我们可以用这个文件来再现仿真，也就能够显示波形。 特别说明的一点是，正是因为VCD记录了

tools EDA vcs
vcs EDA

欢迎使用 Cmd Markdown 编辑阅读器

什么是 Cmd Markdown您可以使用很多工具书写 Markdown，但是 Cmd Markdown 是这个星球上我们已知的、最好的 Markdown 工具——没有之一 ：）因为深信文字的力量，所以我们和你一样，对流畅书写，分享思想和知识，以及阅读体验有极致的追求，我们把对于这些诉求的回应整合在 Cmd Markdown，并且一次，两次，三次，乃至无数次地提升这个工具的体验，最终将它演化成一个

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